且用且珍惜- 浅说DFT 工程师三大法宝的使用
且用且珍惜- 浅说DFT 工程师三大法宝的使用 2015-06-24 17:37:09 来源：N 众所周知，芯片主要由三大部分构成. 芯片示例-可见下图 1 与电路板和其他芯片的接口-IO pad 2 存放程序的空间-ram和rom 3 搭建逻辑电路的基本组件 –标准逻辑单元 我们DFT工程师所有的工作的目的只有一个-设计和插入数字电路 … 阅读更多
芯片
数字芯片后端设计——Memory Complier使用及库导入_木子金kimho的博客-程序员宝宝
ARM公司MC软件使用 Memory Compiler用于生成数字芯片中片上存储SRAM的生成。关于所生成SRAM的结构和参数概念，参考1即可。在这里只谈一下自己平时需要设置的参数。下图为软件界面， 参数设定 Number of Words：SRAM的深度，有范围限制。 Number of bits：SRAM数据宽度，有范围限制。 Multiplexer Width：根据官方PDF内设置即可，这个 … 阅读更多
数字版图设计已实现全自动化，模拟版图设计为什么不行呢？
为什么模拟版图设计很难实现自动化呢？主要问题在于模拟设计的多因素性质。即使是一个简单的运算放大器，也可能需要对其输入偏置电流、失调电压、CMRR、PSRR、增益裕度、相位裕度、噪声、失真、电压摆幅等参数进行优化。模拟模块的版图设计会对以上所有因素造成影响。 1985年，英特尔推出了80386微处理器，它装载了275,000个晶体管，在当时令人惊叹。而到了2020年，苹果公司发行了首款自产微处理器M … 阅读更多
Cadence Virtuoso库管理
将模拟库copy到工作目录下 再新添一个库 选择具体的库，在文件夹级别选择。这里有一个红色禁止符号，不知道是干什么的，不用管它，直接选上。
学习开源硬件：开源IP，开源RISC-V与开源SoC等
本文转载自：纸上谈芯 当下，“开源”已经变得越来越普遍，越来越深入人心。各行各业开源项目如火如荼，无论是个人还是企业都在积极参与。各路好汉踊跃地分享自己的劳动成果，公布源代码，开放指令集或有更宏大的愿景来建立新的生态及建设产业链。 在这其中，“开源硬件”对于集成电路从业人员来说无疑是一缕清泉。对于软件来说，开源项目之多，开源规模之大，开源方面之广，硬件显然是难以比肩，当前更是无法企及的。目前硬件开 … 阅读更多
IC设计论坛汇总
易特创芯
Design Compiler的技术库和链接库的关系
工艺库都是以.db为后缀的，它们在不同使用场景下有更为具体的称谓，一般有目标库和链接库的说法。目标库（ target libraries ）是DC在映射（编译、翻译）的过程中的使用的，包含产生网表和整个设计工作环境的必要信息。在DC中，目标库自动成为本地链接库（ local_link_library ）。除了本地链接库，还可以指定系统链接库（ system link libraries (link … 阅读更多
Design compiler重要命令讲解
The analyze command performs the following tasks: • Reads an HDL source file • Checks for errors without building generic logic for the design • Creates HDL library objects in an HDL-independent inter … 阅读更多
simvision使用
Access Design Source Code： 1)通过file—open来打开， 2)通过send to source viewer来看， 双击信号，进行driver的trace，显示在左侧的driver/load tab或者直接转到下一个scope的source code file 查找： 1)右侧tool bar 2)edit—–search， si … 阅读更多
Design Compiler总结（Synopsys）
2018-08-12 一、作用：RTL ——- > 优化过的netlist（logic Circuit）。 二、synthesis flow: 三、synthesis = translation + logic optimization + gate mapping Translation:将RTL代码转化成GTECH库元件组成的逻辑电路。 gate mapping： … 阅读更多
cadence验证仿真工具IUS和IES
cadence，有两大验证仿真工具。一个是IUS，一个是IES。 IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。 官方介绍： IUS（incisive unified simulator）Cadence IUS allows to perform behavioral simulation on Verilog and VHDL code. IES是cadence现 … 阅读更多