EDA软件
simvision使用
Access Design Source Code： 1)通过file---open来打开， 2)通过send to source viewer来看， 双击信号，进行driver的trace，显示在左侧的driver/load tab或者直接转到下一个scope的source code file 查找： 1)右侧tool bar 2)edit-----search， signal的选择， 1)单击 ... 阅读更多
Design Compiler总结（Synopsys）
2018-08-12 一、作用：RTL ------- > 优化过的netlist（logic Circuit）。 二、synthesis flow: 三、synthesis = translation + logic optimization + gate mapping Translation:将RTL代码转化成GTECH库元件组成的逻辑电路。 gate mapping：将GTECH库元 ... 阅读更多
cadence验证仿真工具IUS和IES
cadence，有两大验证仿真工具。一个是IUS，一个是IES。 IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。 官方介绍： IUS（incisive unified simulator）Cadence IUS allows to perform behavioral simulation on Verilog and VHDL code. IES是cadence现 ... 阅读更多
转载：Virtuoso 中 display.drf、techfile.tf、tech.db 之间的关系，以及 Packet 在它们之间的作用
YEUNGCHIE 2020-07-30 原文 https://www.cnblogs.com/yeungchie/ 一般工艺库下的“技术文件”有 tech.db 和 techfile.tf ， Packet 是 display.drf 中的“颜色包” 其中 tech.db 称为 Reference Technology Libraries (参考技术库) tech.db 和 ... 阅读更多
转载：Cadence virtuoso模拟仿真
DC仿真 ADE → Analyses → Choose → select dc →select Save DC operating Point 如果要想知道不同温度下的dc工作点，接着→Sweep Variable → select Temperature → Sweep Range输入温度范围 如果要想知道某变量为不同值的dc工作点，接着→Sw ... 阅读更多
芯片设计EDA软件启动命令
Synopsys有以下软件： Formality2016：形式验证 Hspice2016： 模拟 ICC2016：布局布线 Laker2015：数模混合，全定制 PrimeTime2015：静态时序 StarRC2015：寄生参数 Synplify2015：Design Compiler逻辑综合工具，现已更名，命令几乎不变。 VCS2014：由于VCS2016仿sv时会出现runtime ... 阅读更多
EDA虚拟系统安装使用
EDA虚拟系统安装使用 采用最新虚拟软件VMware12 Pro安装的EDA虚拟机系统，操作系统使用红帽企业版。集成了Synopsys、Cadence、Mentor等主流软件，以及一个ADS数模混合仿真软件。内置台积电90ns和中芯国际180ns的前端和后端所有的工艺库。 VMware后的版本只支持64位，不再提供32位版本。本虚拟系统安装的是Red Hat Enterprise Linux 6. ... 阅读更多