芯片

Design Compiler总结（Synopsys）

2018-08-12 一、作用：RTL ------- > 优化过的netlist（logic Circuit）。 二、synthesis flow: 三、synthesis = translation + logic optimization + gate mapping Translation:将RTL代码转化成GTECH库元件组成的逻辑电路。 gate mapping：将GTECH库元 ... 阅读更多

cadence验证仿真工具IUS和IES

cadence，有两大验证仿真工具。一个是IUS，一个是IES。 IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。 官方介绍： IUS（incisive unified simulator）Cadence IUS allows to perform behavioral simulation on Verilog and VHDL code. IES是cadence现 ... 阅读更多

芯片EDA教程聚合

Cadence 入门教程 Cadence 教程B：版图，DRC，抽取和LVS检验，为MSU VLSI项目而准备。Cadence Tutorial B: Layout, DRC, Extraction, and LVSCreated for the MSU VLSI program by Professor A. Mason and the AMSaC lab group. 03集成电路版图基础-C ... 阅读更多

转载：Cadence virtuoso模拟仿真

DC仿真 ADE → Analyses → Choose → select dc →select Save DC operating Point 如果要想知道不同温度下的dc工作点，接着→Sweep Variable → select Temperature → Sweep Range输入温度范围 如果要想知道某变量为不同值的dc工作点，接着→Sw ... 阅读更多

芯片设计EDA软件启动命令

Synopsys有以下软件： Formality2016：形式验证 Hspice2016： 模拟 ICC2016：布局布线 Laker2015：数模混合，全定制 PrimeTime2015：静态时序 StarRC2015：寄生参数 Synplify2015：Design Compiler逻辑综合工具，现已更名，命令几乎不变。 VCS2014：由于VCS2016仿sv时会出现runtime ... 阅读更多

EDA虚拟系统安装使用

EDA虚拟系统安装使用 采用最新虚拟软件VMware12 Pro安装的EDA虚拟机系统，操作系统使用红帽企业版。集成了Synopsys、Cadence、Mentor等主流软件，以及一个ADS数模混合仿真软件。内置台积电90ns和中芯国际180ns的前端和后端所有的工艺库。 VMware后的版本只支持64位，不再提供32位版本。本虚拟系统安装的是Red Hat Enterprise Linux 6. ... 阅读更多

关于IC设计的想法：一个老鸟的忠告

一、工具的使用欲善其事 必先利其器。我们做IC设计的需要掌握的工具：仿真（vcs、modelsim），综合工具（dc、QS、ISE），时序分析（pt、其他的）。以及后端的一些工具，比如astro。可以看到，这个synopsis公司一套工具都全了。那么，很多大学也许没有这一套的工具（记得当年的candence的软件居然没办法自动综合版图）。那么，如果你进公司一年的时间就为了学习这些工具的使用，而其他 ... 阅读更多