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接上一篇内容，前两个问题谓28nm光刻机是什么？如何定义？和决定光刻机的最小精度有哪些因素？什么叫套刻精度？相关的内容已经都讲过了，今天开始聊第三个问题：晶体管的实际参数的定义和物理意义，以及相关的知识。第四个问题多曝工艺/SAQP四曝工艺的详细图解得下次再讲，主要是我虽然理解，但是我得找个会搞PS的人帮我做图，我自己尝试手绘了一下实在是太丑了……，还得找专业的人来干这活，有在杭州的PS大神，记得喊我一下，我请你喝茅台咖啡，帮我弄一下图。等我这几篇科普长文都敲完之后，我到时候出一篇完整的精简版，把所有知识点和内容整理一遍，做到一气呵成，更加方便普通人学习半导体行业知识。本文3800多字。第三、晶体管的实际参数及定义上一篇已经举例了28nm的实际gate length 从40nm-31nm有好几个版本相信大家都已经理解了。也知道从28nm开始，所谓的工艺节点和实际晶体管的gate length的大小已经不是一一对应，而是等效关系。接下来我们在进入更深的层次探讨。晶体管大小的实际参数一共有多少个，工程师们是如何定义它们的？我们再把这张图拿出来复习。
之所以会用Gate length 栅极长度，实际上因为这个距离是Source到Drain的距离，也就是晶体管源极到漏极之间的距离。这个长度距离是集成电路所谓的集成度的标志，也是集成电路工艺技术水准的标志，因此它有时候也被称为关键尺寸或者特征尺寸——CD critical dimension的缩写。这里补一点MOSFET晶体管的工作原理。栅极上加电压后，两个N型掺杂区域之间会形成导通区域，导通情况下晶体管就能被代表为1，不加电压后关断就可以表示成0，有了0和1就组成了计算机计算原理的本质——二进制原理。这个二进制原理就是微积分大神，莱布尼茨提出来的。
这么多年来，摩尔定律一直在前进，晶体管在不断微缩，也就是说栅极距离在不断被拉进，并且以每一代0.7x的速度在减小，两代就是0.7*0.7=0.49，刚好就是一半0.5左右。因此大家看到的英特尔的工艺节点演进就变成从90*0.7到65nm，65*0.7到45nm，45nm*0.7到32nm，32*0.7到22nm，22*0.7到14nm，14*0.7到10nm，10nm之后英特尔也改了命名规则；变成intel 7（原10ESF/10+++）；intel 4 （原7nm）；intel 3（原7nm+/7nm++）；intel 20A（原5nm）；目前到这个20埃为止，埃也是长度单位，1nm=10A，相当于1埃等于0.1nm，一个原子的大小。这是英特尔的工艺路线，但是因为英特尔是CPU的公司，另外一家专注于先进工艺的TSMC，是干逻辑代工的，工艺略有不同，所以中间TSMC有跳代的情况出现。实际上TSMC的工艺节点变化变成90，65/55，40，28，20，16，10，N7，N5，N3。55nm工艺比较特殊，主要是给eFLASH用的，到现在为止还在用，也有部分CIS工艺用这个，还有蓝牙。TSMC体系里，20-10-5nm，是一组研发开发的，而14-7-3是另外一组研发开发的，这就是TSMC为了保持工艺领先，搞了两组人，分别在两个技术路线上竞赛。因为当时10nm那组难产，没过多久7nm那组就起来，两者相差一年都不到，客户没怎么用上10nm，就纷纷直接转去用7nm工艺了，所以实际上TSMC的10nm就没啥客户来流过片。所以就有了摩尔定律：每隔18个月，同面积下晶体管数量翻倍但是价格不变。数量翻倍就是因为晶体管的面积只有原来的0.5x大小，当然就翻倍了。但是追溯历史我们可以发现，除了Gate length 之外，衡量晶体管大小还有另外一个重要指标，叫half pitch，半间距。前文提到过，过去通常用Gate length 栅极距离这个来定义，但是到现在变成half pitch半间距来定义。原因是这样来的。纵观历史，在远古的6英寸年代，也就500nm线宽时代，当时工艺节点，半间距，以及栅极长度都一样，你用啥都一样，甚至行业习惯是用half pitch来定义工艺节点名称。但是从350nm时代，也就是8英寸工艺起步点，大约是将近30年前，标识性事件就是当年IBM砸了10亿美金的东菲什基尔8英寸线成功投产，大约是1995年前后，情况有变化了。在此之间，栅长Gate length和半间距Half pitch都是同步缩小，同时晶体管密度按比例增加，所以当时的工艺节点不管是定义gate length还是half pitch都一样， 但是在此之后开始，两者不再同步。
所以实际上衡量晶体管大小，其实有两个指标，栅长gate length 和半间距half pitch。在350nm到28nm之间，业内定下来，一直通用栅长gate length来指代工艺节点，直到14nm开始因为情况又有了巨大的变化，又回到用半间距half pitch的标称工艺节点的问题。而且那会儿开始就开始搞等效工艺的概念了。 原因就是上文提到的，取决芯片内部最大密度晶体管密度数，从沟道长度变成了最小金属层间距，因此又回到half pitch来定义芯片了。为什么会这样？关于half pitch的实际物理意义，我咨询了镇群大佬河哥，河哥给的了一个很复杂的回复，我整理一下大致是这样的。因为在光刻胶工艺上，也有正负胶之分(正负胶，像石碑的阴刻或者阳刻)，一个pitch，就是一次光照的明暗变化，半个就是亮或暗，按照正胶或者负胶的不同，都可以代表最小线宽或者最小特征尺寸，所以会叫半间距。在实际晶体管中，沟道宽度（channel length ）和MOS管体积密切相关，沟道越小密度越高，又因为金属层连接沟道，基本每根金属线宽度等于沟道宽度所以最小金属间距等于每个mos管间距也就是cd- critical dimension，特征尺寸。到了22nm以下的FinFET时代，因为结构变化金属线宽度不再等同于沟道宽度，但是因为MOS从变平面变成每个竖起来的，但是MOS管还是需要3根金属线分别连接源极，漏极，栅极来传递信号和供能，所以密度最高间距最小数值的反而变成第一次互联的金属层了，金属层密度一定程度上代表了晶体管密度，所以在FinFET结构下最小间距就变成金属层，而光刻机在金属层能最小做到多少pitch就基本代表了整个芯片的密度。我给大家总结一下，就是在平面MOS时代，也就28nm以上工艺，half pitch代表Channel length，也就是沟道距离；但是在FinFET，也就是22nm以下工艺，half pitch的实际物理意义是变成，第一层最小金属之间间距的一半。两者是有区别的。这段历史也确实够混乱的，我也是整了半天才明白。在22nm时代之后，各种制程变得眼花缭乱，都变成玩文字游戏，除了英特尔之外的厂家，比如三星，TSMC，都挖空心思在等效工艺节点命名上做文章，从而在命名上完成对英特尔的“各种超越”。最终出现TSMC的N7=英特尔10nm这种神奇的情况。甚至还有格罗方德的当年22nm的FD-SOI=14nm这种更加神奇的理解。
2013-2019年，逻辑代工厂的技术路线图这种混乱的情况持续了很长一段时间，惹的英特尔的工艺框架和集成总监Mark同志发飙，质疑其他家所谓的N7/7nm工艺到底有没有自家10nm工艺这样栅极距离是54nm这么小的线宽。当时他还发表了一篇名为“让我们清理半导体工艺命名的混乱”的文章。在这篇文章中，Mark直指业界在半导体工艺命名上的混乱状态，并给出了一个衡量半导体工艺水平的公式，目标直指当时三星和TSMC的老6行为。我也是从那时候开始，终于彻底明白过来，今天才有机会给大家完整科普，等效工艺这个信息含量巨大，且复杂，且最容易误解，最有争议的集成电路工艺概念。我相信认真看完我长文的观众，现在也明白过来，所谓的“几nm”，只是代表某种特定尺寸技术的商业名称，并不指代实际的栅极长度或者半间距长度。
上图也可以看出，尽管英特尔在命名上没有胜出，但是实际各项指标都是优于竞争对手的。很硬核是吧， 没看懂也没事收藏起来慢慢看，也欢迎评论区留言，我尽量按照我的理解给大家解答。插入一个FinFET结构示意图帮助大家理解。
回到用金属层最小间距的14nm年代后，我们发现用栅极距离和最小金属互联距离，两个尺寸可以围起来变成一个方框，用来和量一个晶体管的面积，当然实际上这不是完全绝对，但是从某种意义上来讲，方框面积越小，晶体管密度就越高。
Gate Pitch 和Metal pitch 的示意图，Metal pitch的大小并不是一个完整晶体管的实际高度。大家看到没有，TSMC 7nm工艺中，MP（金属距离）=36nm，GP（栅极距离）=56nm。也就是说7nm工艺里，实际大小根本就不是7nm。但是如果国有有人做出和TSMC 7nm工艺差不多大小的MP=36nm/GP=56nm，也能说你做出了7nm！再回到，上一篇提到过的，我们定义好的所谓的28nm光刻机也就是NXT 1970Ci上，我们再次引用关老师整理的光刻机参数。
可以看到，DUV的极限分辨率都是38nm。但是由于设备自身套刻精度参数的原因，1970在实际对准精度上是无法和1980做对比的。因此想要发挥1970光刻机最小38nm极限理论值是非常困难的，相对而言1980性能更强，精度更小，更容易做出接近理论值实际特征尺寸。特别是由于14nm开始就得上多曝工艺的时候，显然1980因为套刻精度更高，在多次反复曝光的时候，有着更好的上下层对齐精度，否则用1970误差太大，晶体管做出来变成歪歪扭扭，歪瓜裂枣似的根本没法用。当然某大佬不服气了，我就能用1970做到14nm！因为我能做到OPO=MMO，甚至OPO=DCO！把1970的理论极限发挥出来！在这个技术活上，这位大佬确实全球第一，这可是TSMC，Intel同行们都做不到的事，无可争议的最牛！提一句，业内实际上想要用1980，甚至2×00系列精度更好的ASML DUV光刻机完成真正的7nm工艺，必须要上四曝工艺，也就是SAQP工艺。这中间，有多达数十层曝光工艺！大家可以想象一下，在几nm，线宽下，盖一个70-80层楼，每次曝光工艺后，还要沉积薄膜，再刻蚀，再填金属进去，清洗后，抛光，一系列复杂工艺之后，每层和每层之间误差还要控制在1-2nm左右是多么变态的事！如果有EUV就简单多了，但是只有DUV的情况下，只能用这种多重曝光的笨办法，很庆幸，我们应该快做到了。当然用DUV+多曝工艺实在太过复杂，成本高的不得了，良率也不好控制。所以别看EUV比DUV光刻机贵这么多（1.5亿美金对9000多万美金），但是你平摊到每次曝光工艺，反而是EUV更省钱，从商业成本考虑，EUV贵有贵的道理，确实能帮你省成本和提良率。所以哪怕高NA版本的EXE 5×00系列，要卖到3亿多美金一台，还有这么多客户抢着要，也是能理解的。毕竟良率提升是实打实的！而良率就是生命线！下篇最终章：用高清大图详解四重曝光工艺的所有奥秘！不过先得给我弄个做PS的高手~各位有的话给我介绍一下！如有错误望各位大佬指正！看不懂也欢迎留言，有时候我自己懂，但是没表达清楚，我会收集整理各位疑问，在最后的精简版上再做修改，也欢迎高手在我基础上做深加工和二次创作！抱拳！参考资料：7nm到底是什么，芯海沉浮