模拟版图实践

原理图映射

新建版图文件File->New ,打开用layout XL。然后Connectivity->Generate->All From Source

这里PR Boundary是std cell中拼接时候的外边缘,在PR处理macro时候会被当做外边框.做analog layout时候,告诉整合的人你macro的边界.物理验证时候不是必要的识别layer.

shift+F显示详细信息,ctrl+F恢复简略信息

版图各层解释

AA:有源层

DG:我猜你用的应该是SMIC的工艺吧,他们家把厚栅叫做DG(Dual Gate),有这一层基本上都是高压管子

DRC

直接点击Run DRC

运行结果

Rule File Pathname: /home/IC/Documents/jingying/SMIC_PDK018MS/smic18_1P7M/_SMIC_CalDRC_018LCOS_1850_V0.5_REV0_0.drc_
Density of Mn area exclude LOGO, LMARK, MARKS, Inductor, and exclude ((MIMDMY or MIM) size up 2.4) area when this layer is MIM bottom plat metal
Density check window size is 200x200um, step 100um.	>=	15%

关于DRC的DG违反

LVS

选择Calibre->Run nmLVS

选好LVS文件

Layout版图导出配置
Netlist Extraction 步骤在RVE中的显示

有时候从Calibre Interactive中配置从原理图导出会出错,可以直接从CIW窗口中导出File->Export->CDL,注意将文件名改成一致即可。文件名的修改方法如下:例如我们的cell名字叫test_lvs,那么LVS中需要的netlist文件名一般是test_lvs.src.net,导出的文件名设置成这个就可以了。

更多关于CDL格式的信息,请看Cadence® Analog Design Environment User Guide p401

一切配置完整后运行Run LVS,出现笑脸即代表LVS通过。

导出GDS

在CIW窗口导出File->Export->stream,导出gds之后在l-edit中打开如下:

后仿真

寄生参数提取

1.规则文件配置

使用虚拟机IC618中的库SMIC13,将文件/home/IC/Documents/PDK_13mmrf_1P6M_30k/Calibre/LVS/SmicSPM7PR12R_cal013_mixRF_sali_p1mtx_1233_V2.6_2P.xrc填入PEX选项框如下

该文件引用了一众rules文件,这些rules文件在下面的路径当中:

/home/IC/Documents/PDK_13mmrf_1P6M_30k/Calibre/XRC/calibrexrc_013G_1P6M_5Ic_1MTTc_ALPA_SMIM3.0fF_V2.6_0P/rulefiles/TYPICAL

读入的过程如果出现报错,可以直接到xrc文件中找到对应的rules文件行处修改成绝对路径(否则会报错):

这个错是使用smic18时报的,改用绝对路径即可改正。
IC618虚拟机中的XRC文件

2.输入文件准备

这里使用CIW窗口分别手动导出gds文件和cdl文件,文件名可以设置成 *.gds以及*.cdl,这里的*我用的是顶层cell名字,方便后面使用。在inputs里的Layout选项卡和Netlist选项卡就可以直接选择这两个文件

做完这两布后,就可以点击Run PEX了。

在Transcript窗口可以看到寄生参数提取的过程如下:

完成参数提取,可以看到*.pex.netlist

接下来就可以进行后仿真,参照文章 cadence IC系列使用(5)drc lvs 参数提取及后仿 执行。

PAD相关

关于PAD的大小,bonding打线,金线或铜线通过机械压力打到PAD上,金属具有延展性,会在PAD处面积变大,所以用来bonding的PAD的尺寸需要大一些;如果,不需要bonding打线,只需要探针probe进行测试或者trim,由于探针的尖端比较细,所以PAD的尺寸就不需要很大,而且探针对芯片的应力比打线小得多,更可以考虑在PAD下方放置有源器件以充分利用面积。设计规则中对两种PAD的尺寸要求有明显差别,是为佐证。参考这里

参考

CCadence 版图布局软件Virtuso Layout Editor 快捷键归纳

Cadence Virtuoso IC617从原理图建立器件和生成版图

版图技巧总结

Cadence版图布局软件Virtuoso Layout Editor快捷键归纳

cadence IC系列使用(5)drc lvs 参数提取及后仿

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